1974年に発表されたシリコンに垂直の溝を形成するエッチング法に触発され、さまざまなアイディアを特許出願した（詳しくは拙書「技術者のための特許事始めー半導体技術を中心として」を参照されたい）。その中に溝の側面をトランジスタのチャネルとして用いるアイディアがいくつかあり、1998年に広島大学ナノデバイス・システム研究センター(現ナノデバイス・バイオ融合科学研究所）に移籍してから昔のアイディの実現を図った。それがここに述べる三次元トランジスタである。アイディアのうち代表的なものを図１および２に示す(なお、特番は特許リストにおける通し番号である)。
　当ナノデバイス・システム研究センターは２インチウェハ対応ながら、クラス10のスーパークリーンルーム内に基本的なトランジスタ試作装置はすべてそろっている。その意味では、おそらく世界のどこの大学にも負けないほど充実しているといえよう。実験試作でアイディアを検証することを喜びとしている私にとっては最も望ましい組織である。

図1　基板に掘り込んだ溝の側壁をチャネルとした三次元 MOSトランジスタ（1975年出願／特番40)

図２　自己整合三重ゲート三次元トランジスタ（1983年出願／特番138）

●三次元トランジスタの開発課題
　 三次元トランジスタを開発するにあたり、おもな課題を列挙した。これらに対して10年間をかけて研究を行おうと決めた。それらは、

■■■課題1 : 急峻で原子レベルで平滑な側壁チャネルの形成
■■■課題2 : 側壁に良好に被着されたゲートの形成
■■■課題3 : 側壁への均一な不純物ドーピング
■■■課題4 : 低抵抗な垂直ソース・ドレインの形成
■■■課題5 : 垂直ソース・ドレインへの低接触抵抗電極形成
■■■課題6 : 適切な素子分離構造の提案
■■■課題7 : 優れた自己整合構造をもつトランジスタの提案

である。時系列的にそれぞれを取りあげ、研究を行った。本ページはその記録である。 　1999年4月から、学生を2人を指導することになった。大学に赴任後間もないので科研費（科学研究費補助金）などの外部資金を獲得しておらず、高額の製造装置などは購入できない。したがって、ナノデバイス・システム研究センターの装置を利用し、一人の四年生と集積回路の最大課題の一つ、新しい素子分離構造の実現に取り組んだ。
● 集積回路の面積を縮小するのには、(1)トランジスタの縮小、(2)素子分離領域の縮小、そして(3)配線ピッチの縮小が三大要素である。配線ピッチは通常最小加工寸法で決まるので、デバイス開発者にとって工夫のしようがない。トランジスタそれ自身の新たな構造を模索するには時間がなかったので、素子分離領域の縮小を選んだ。実は、集積回路全体を縮小するにはトランジスタの縮小よりは むしろ素子分離領域の縮小のほうが有効である。

●空気分離領域の実現
● 素子分離の主な要件は、
課題A：隣接したデバイス（トランジスタ、キャパシタ、抵抗など）を電気的に分離できること。
要件B： 隣接したデバイス間の物理的距離は短いほど望ましい。
要件C：隣接したデバイス間の寄生静電容量は小さいほど望ましい。
などである。
　これらを満たすものとして、デバイス間の分離領域を空気あるいは真空で満たした素子分離を考案し、試作した。 シリコンの溝（トレンチ）に埋め込んだ多結晶シリコンを酸化してフィールド酸化膜を形成するので、活性領域とフィールドシールドの多結晶シリコンおよびフィールド酸化膜の三社が自己整合で形成でき、素子分離領域の縮小が可能となった。

(a) 多結晶Si埋設　(b) 空気充填 図3　二様の素子分離

図4　フィールドシールド素子分離

図5　LOCOSとフィールドシールドが分離電流に与える影響

　空気分離は比誘電率が１の空気で満たされているから、通常の比誘電率が約4のシリコン酸化膜で満たされている通常の素子分離に比べると寄生容量の値は小さいが、漏洩電界により隣接した接合に影響を与えることがわかった。これは素子分離としては失格である。
そこで、素子分離溝に埋め込んだ多結晶シリコンの上部を酸化することで素子分離溝とフィールド酸化膜を自己整合で形成することを思い付き、実現した。図４にその断面写真をしめす。電気的な素子分離特性も図５に示すように望ましい結果が得られた。

　1999年4月から、指導することになった2人の学生のもう一人は、Si光モジュレータを研究してもらった（詳細はSi光モジュレータの項を参照）。このモジュレータの構造はまさに垂直のチャネルを複数個併設した三次元トランジスタであったので、はからずも三次元トランジスタが実現した。図6に示す構造である。
　Siの(110)面をTMAH(tetra-methyl-ammonium-hydroxide)溶液でエッチングすると、(111)面のエッチング速度が極端に遅いため、図7に示すような急峻な(111)面壁で構成される垂直のSiビーム（梁）が形成できる。異方性エッチングである。開発当初、これをCCT(corrugated channel transistor)と呼んだ。断面が段ボールのようであるからこう呼んだ（ちなみに段ボールの英名はcorrugated paperである）。

(a) 鳥瞰図　(b) 断面図 図6　Siビームトランジスタ

図7　多結晶Siで覆われた31本のSiビーム

図8　平面トランジスタとの比較

　これらのトランジスタはゲート長さが数マイクロメーターと長いものであり、ビーム本数も多いが、さらに微細なビーム幅が40nmのトランジスタ特性を図9と図10に示す。サブスレッショルド特性など、良好なトランジスタ性能を示している。

図9　ビームチャネル・トランジスタ

図10　ドレイン電流ー ゲート電圧特性

　三次元トランジスタでは必然的に垂直の深い溝が生じるので、この溝の側壁に不純物を制御してドーピングしなくてはならない。イオン注入のようにきわめて方向性の強い 方法だと、溝の底まで均一にドーピングすることが困難と想定し、より方向性の弱いプラズマどーピングの研究に取り掛かった。図11に示すような装置を0から組み上げた。平面には図12に示すようなほぼ期待通りの浅いAsの分布が得られた。
　しかし、図13に示すようなエッジの尖ったパターン部に選択的にArによるスパッタリングが発生して、Si基板が削られた。このスパッタリングによるデバイスへの損傷は顕著で、正常なデバイス特性が得られなかった。また、このスパッタリングは、装置の露出したステンレス部分をスパッタリングし、それがSi基板にドーピングされたことも確認できた。ステンレスの主成分の鉄は、SI中にいわゆる深い不純物レベルを形成し、トランジスタ特性を著しく悪化させることが知られている。

図11　プラズマドーピング装置

図12　ドープされたAsの分布

図13　スパッタによって削られた表面

　 結果から推定すれば、このような平行平板型の装置ではなく、石英のみで囲ったバレル型のほうが汚染を排除する点だけでは望ましかったと言える。また、イオン注入もわずかの傾きで側壁に当てれば反射してある程度下部へも到達することが他の研究機関によって確かめられたので、制約があるとしても汚染がほぼ生じないイオン注入がベターであるといえよう。 しかし、さまざまな現象が見出され、研究の撮り掛としては満足いく結果である。初めからうまくいくことがわかっている研究は、研究ではないとも言えよう。

　　　　　　　　三次元トランジスタのSiビームが高ければ高いほど、図14(a)に示すように縦方向の電流経路が問題になり、ソース/ドレインの抵抗が無視できなくなる。この問題を解決するには、抵抗の低い材料でソース/ドレインを形成する必要があり、Niシリサイドの形成を試みた。なお図14(b)に示すように、低抵抗のシリサイドにさらに低抵抗の金属を全面に被着する必要があるが、研究対象が分散するので、とくに新規な技術は取りあげていない。
　SiビームをNiシリサイド化すると、図15に示すように幅の厚いビームほど凹凸の激しい形状が得られた。シリサイドが粒成長する際に、供給するシリコンが多いほど粒径も大きくなる。

図14　シリサイド・ソース/ドレインの特長

図15　Niシリサイド化したSiビーム

図16　Niシリサイドの這い上がり現象

　 このシリサイド化の過程で興味ある新現象が観察された。SiがNi膜の粒界に侵入して先に延び、後からNiシリサイドの結晶粒が形成される現象である。その模式図を図16に示した。この新現象のメカニズムを追求したので、トランジスタを試作するまでには至らなかった。このメカニズムについて外部発表している。

　　　　　　　三次元トランジスタでは、Siビームの左右の側面および上面のトランジスタが形成できる。冒頭の図2に示した構造である。さらに、上面のゲートをマスクにしてその下の左右のゲートをエッチングすれば、自己整合で三つのゲートが形成できる。これを超自己整合三重ゲートトランジスタと呼んで発表した。図17に模式図、図18に実現したゲート周辺の構造を示す。

図17　超自己整合三重ゲートトランジスタ

図18　実現した構造

図19　実現したトランジスタ特性

　このトランジスタの三つのゲートは独立して働くので、三並列接続トランジスタのとなる。図19に特性の一部を示す。サブスレッショルド領域まで独立して制御できることが確かめられた。 これを一つのトランジスタとしてみた場合、他のゲートによって精密のサブスレッショルド電流を制御できるから、多くのトランジスタのサブスレッショルド電流を極限まで精密に合わせることが可能である。作動増幅器の入力段などに適するであろう。

三次元トランジスタは突出したシリコン部をチャネルとして用いるが、電流の経路が基板と水平方向のものと垂直方向のものがある。水平方向は平面トランジスタとおなじでチャネル長はリソグラフィーによって自由に変えられるが、そのぶん平面面積を必要とする。垂直方向は突出したシリコン部の高さを実質的は変えられないためにチャネル長は一定だが、平面面m席の増加はないので、稠密な配置が可能である。したがって、メモリのようにアレー内に極力多くのメモリセルを配置する時には便利である。
　そこで、梁状のシリコンビームを部分的に酸化して、柱状のシリコンピラーと素子分離領域を交互に形成する新しいデバイス構造を考案した。試作して正常な動作をすることを確かめた。

図20　超自己整合素子分離トランジスタ

図21　実現した構造

図22　実現したトランジスタ特性

　図20は二つのシリコンピラー部と一つのシリコン酸化膜の素子分離領域を示す。このシリコン酸化膜はシリコンビームを部分的にさんかして形成したものであり、当然シリコンピラー部素子分離領域は自己整合で形成されている。実現した構造を図21に示す。シリコンを酸化するとほぼ2倍の厚さのシリコン酸化膜が径背される。しかし、図21に示した状態では、シリコンピラーより酸化膜のほうが薄いが、これはさまざまな酸化膜エッチング処理により酸化膜が選択的に薄くなった結果である。
　図20に示した構造からわかるように、一本のシリコンピラーの左右に独立した二つのチャネルが形成できる。図22に二つのトランジスタが独立に制御できることを示す。 　　従来の最小メモリセルは加工寸法をFとすれば、4F^2である。上記の自己整合素子分離トランジスタは一本のシリコンピラーに二つのトランジスタが形成できるから、図23に示すように、このトランジスタに記憶要素を接続すれば、2F^2セルが実現できる可能性がある。記憶要素を選べばさまざまなメモリに適用できることから、万能セルトランジスタ(universal cell transistor, UCT)と名付けた。

図23　提案した万能セルトランジスタ構成

　MOSトランジスタは、常にゲート絶縁膜の品質の問題を抱えている。リーク電流が過剰に多い初期不良、放射線やホットキャリヤによる信頼性の低下、高電界を長時間印加したのちの品質劣化などである。それならばいっそのこと絶縁膜をなくせば良いのではないかと発案したのが気体絶縁ゲート・トランジスタ（metal-gas-semiconductor transistor, MGS transistor)である。1985年に特許を申請した(特番188)。
　このトランジスタを実現するに当たりさまざまな障害があった。いかにゲート下の絶縁膜を除去するか、ゲートに高電圧が印加された場合、他の部分で絶縁破壊しないための構造をどうするかなどである。それらに対処した構造を図24にしめす。また、実現したゲート下の断面図を図25にしめした。

図24　ゲート周辺断面構造

図25　実現したゲート断面

図26　強制破壊前後のゲートリーク電流

　 ゲートに印加した電圧を徐々に上昇した場合のゲートのリーク電流を図26に示す。MOSトランジスタは30数Vで破壊したのち、ゲートが低抵抗で基板と接続されたが、MGSトランジスタは30V程度で絶縁破壊したのちは、むしろ耐圧が上がっている。弱い部分が消滅したからであろう。 ただし、この強い強制破壊はトランジスタそのものを破壊したので、高耐圧の意味がない。さらに弱い強制破壊や、耐放射線、ホットキャリヤ耐性などを測定する必要がある。

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Fig. 1　3-D MOS transistor of which channels are formed inside trenches. (appled in 1975／Pat#40)

Fig. 2　Self-aligned, triple gate, 3-D transistors (appled in 1983／Pat #138)

●Developmet subjects of 3-D transistors

　 When I started to develop 3-D transistors, I have chosen major subjects for coming 10 years. They are,

■■■subject 1 : formation of steep and atomically-flat siewall channels,
■■■subject 2 : formation of conformal gate on sidewalls,
■■■subject 3 : uniform impurityn doping to sidewalls,
■■■subject 4 : formation of low-resistive vertical source and drain, and
■■■subject 5 : formation of low-resistive contacts to vertical source and drain.

■They have been developed sequentially during these 10 years since 1998. They are described in this page.  

(a) buried poly-Si　(b) air Fig. 3 Two kinds of isolation.,

Fig. 4 Proposed field-shield isolation structure.

Fig. 5 Influences of LOCOS and trench on isolation.

(a) Bird’s eye view　(b) Cross-section Fig. 6 Silicon beam transistor

Fig.7 　Polysilicon covered 31 Si beams

Fig. 8 Performance comparison with planar transistor

Fig. 9 Realized beam-channel transistor.

Fig. 10 Id - Vg characteristics.

Fig. 11　Plasma doping apparatus

Fig. 12 Depth profiles of doped arsenic atoms.

Fig. 13 Surfaces scraped by Ar sputtering.

Fig. 14 Current paths of two kinds of source and drain.

Fig. 15 Ni-silicided silicon beams.

Fig. 16 Silicide creep phenomena.

Fig. 17 Self-aligned triple gate transistor.

Fig. 18 Realized gate structure.

Fig. 19 Obtained transistor performance.

Fig. 20 Self-aligned vertical transistor

Fig. 21 Realized transistor structure.

Fig. 22 Obtained transistor characteristics.

Fig. 23　Proposed universal cell transistor, UCT

Fig. 24 Cross sections of gate structure.

Fig. 25 A cross section of obtained gate.

Fig. 26 Leakage currents after forced breakdown.